verilog利用线性插值实现正弦波生成器(dds)
verilog实现线性插值实现正弦波生成器 最近在项目上遇到一个需要在低资源FPGA上实现FFT逻辑的项目，而且要求实现窗函数。对于窗函数来说，莫非是实现正弦波生成器，正弦波生成器可以利用DDS模块，CORDIC模块，或者查找表的方式实现，以下主要讲解ROM核线性插值相结合的波形生成器，用于生成 ...
verilog实现32位有符号流水乘法器
verilog实现32位有符号流水乘法器 1.4bit乘法流程 1.无符号X无符号二进制乘法器 以下为4bit乘法器流程（2X6） 0 0 0 0 0 0 1 0 (2) X 0 0 0 0 0 1 1 0 (6) 0 0 0 0 0 0 0 0 (0) 0 0 0 0 0 1 0 0 (4) 0 ...
verilog实现十进制正数与ASCII码互转
verilog实现十进制正数与ASCII码互转 1.小位宽数实现转ASCII码 1.小整数十进制转BCD码（8421码） 十进制数 0 1 2 3 4 5 6 7 8 9 8421码 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 2.BCD码（8 ...
基于Xilinx RAM-based Shift Register IP核实现双抽头移位寄存器（shift_register_2taps）
一、IP核配置步骤 1、打开Vivado IP Catalog 在Vivado工程中，右键点击IP Catalog，搜索"Shift Register"。 2、选择RAM-based Shift Register 双击打开配置界面。 3、关键参数设置 Component Name: shift_re ...
南京大学-数字逻辑与计算机组成实验2024秋-VGA接口实验思路(NJU-DLCOE-LAB6)
声明：本博客仅供学习参考，请勿作出直接抄袭等违反学术诚信的行为 实验环境 软件：Vivado 2020.2 硬件：Nexys A7-100T开发板 本门课程的实验环境似乎有两种，代码逻辑可能有所不同，请自行注意 实验主要目标 结合键盘模块，按键逻辑正常 屏幕有显示 在前面的基础上，实现删除、退格、清 ...
12.21考试总结
分数 题号 T1 T2 T3 T4 T5 T6 T7 总分 分数 100 100 100 20 100 100 64 584 分析 T1 模板，讲烂了 点击查看代码 #include<bits/stdc++.h> #define int long long #define endl "\n" usi ...
FPGA通过2.5G视频模块实现超高帧率视频传输
一、2.5G视频模块介绍 我们本次使用的2.5G带宽视频传输模块为Pleora公司的iPORT NTx-NBT25模块。此模块配合万兆网卡以及Pleora提供的上位机图像接收软件ebus player，即可实现高帧率图像视频的传输和显示。另外，Pleora还提供了上位机SDK套件，可以在SDK基础上 ...
FPGA实现256通道ADC芯片AD71124的数据采集
一、背景介绍 AD71124这款ADC芯片由ADI出品，封装比较特别如下图。其一般用在平板探测器上进行医疗图像数据采集，分辨率为16bit，有高达256个输入通道， 可对256个模拟输入电压进行采集，并通过LVDS串行接口将转换后的数字量发送出来。对于医用平板探测器，AD71124可实现对图像像素数 ...
使用verilog生成各种CRC校验码
一、功能介绍 在FPGA进行各种接口通信时，经常会出现对方发来的数据带有CRC校验码，如CRC5、CRC8、CRC16、CRC32等，为了适应不同的情况，我们使用Verilog实现了一个比较通用的CRC计算模块，可生成CRC5/CRC8/CRC16/CRC32等各种宽度的CRC校验码，满足不同场景下 ...
通过matlab代码将任意图片生成coe/mif文件
一、功能介绍 通过matlab代码将任意尺寸、任意格式（jpg/png等） 的图片转成coe/mif文件， 以便将图片数据存入FPGA的片内ROM中， 用于图片显示或供其他模块读取，这种使用FPGA片内ROM进行图片存储的方法，避免了对外部存储器的依赖。 ps. coe文件用于Xilinx FPGA ...
爆赞蒲公英官方格局，免费小水管直连回家！-- exsi8安装蒲公英OrayOS
前言 平时工作生活非常依赖家里内网设备，搬家后家里电信公网ip还被收回[愤怒]，后一直未能寻得一种免费且稳定的中转穿透方案，偶然间发现蒲公英竟然免费开放了自家的路由器OS，心中一动，这不就能白嫖蒲公英的旁路组网了吗（以前可是只能买硬件才能实现），尝试一番后果然在云管理平台可以设置为官方硬件且支持旁路 ...
基于CPLD/FPGA的呼吸灯效果实现（附全部verilog源码）
一、功能介绍 此设计可以让你的FPGA板子上那颗LED具有呼吸效果，像智能手机上的呼吸灯一样。以下源码已上板验证通过，大家可直接使用。 二、呼吸灯Verilog源码 ps1. 带★号处可根据需要进行修改. ps2. 有需要的话可自行添加rst复位信号. /********************** ...
原创单总线传输协议b2s （附全部verilog源码）
一、b2s协议背景介绍 本单总线传输协议为精橙FPGA团队原创，含传送端（transmitter）和接收端（receiver）两部分，基于verilog语言，仅使用单个I/O口进行多位数据的传输，传输方向为单向，用于I/O不够用的情况，已上板验证通过，大家可直接使用。 二、b2s协议Verilog源 ...
精橙FPGA，一个承接FPGA代码设计的资深工程师团队。
一、我们是谁 精橙FPGA，一个承接FPGA代码设计的资深工程师团队。 二、服务内容 面向在校学生、职场工程师等人员，提供FPGA入门指导和FPGA代码设计外包服务。 三、业务范围 主要提供Xilinx/Altera以及国产FPGA的入门指导和FPGA代码设计外包服务，包括但不限于以下内容： 3.1 ...
DSB的数字正交解调
1.DSB调制过程 DSB信号是一种双边带调幅调制信号，又叫双边带调幅，通过改变载波的振幅来实现基带数据的传输。 其函数表达式如下： \[s(t) = m(t)*cos(2\pi ft + \varphi) \]其中： m(t):表示基带信号。 \(cos(2\pi ft + \varphi ) ...
DP学习总结
动态规划是一种通过把原问题分解为相对简单的子问题的方式求解复杂问题的方法。 OI Wiki 例.1-最大子段和 分析 DP四步 ⑴定义状态 定义\(dp_i\)表示以\(i\)结尾的最大子段和 ⑵分析答案 答案即\({\max}^{i\in[1,n]}_{dp_i}\) ⑶分析方程 对于每个\(i\ ...
FPGA时序约束基础
一、时序约束的目的 由于实际信号在FPGA内部期间传输时，由于触发器等逻辑期间并非理想期间，因此不可避免地存在传输延时，这种延迟在高速工作频率、高逻辑级数时会造成后级触发器地建立时间和保持时间不满足，造成时序违例。（这也是为什么需要把FPGA设计不能以高级编程语言思想看的原因，设计时，需要做到“心中 ...
