随笔分类 -  SystemVerilog

摘要：1、OOP术语 a.类(class)：包含变量和子程序(函数或者任务)的基本构建块。Verilog中与之对应的是模块（module）。 b.对象(object)：类的一个实例。在Verilog中，你需要实例化一个模块才能使用它。 c.句柄(handle)：指向对象的指针。在Verilog中，你通过实 阅读全文

摘要：验证一个设计需要经过几个步骤：生成输入激励，捕获输出相应，决定对错和衡量进度。要完成这个设计，首先第一步就是如何将DUT（Design Under Test）连接到测试平台。 1.将测试平台和设计分开 测试平台的代码独立于设计的代码，设计者需要编写满足规范的代码，而验证工程师需要创建使得设计不满足设 阅读全文

摘要：1.过程语句 SystemVerilog从C和C++中引用了很多操作符和语句。下面就来简单介绍几点。 for循环，在for循环中定义循环变量，它的作用范围仅限于循环内部，从而有助于避免一些代码漏洞。for (int i=0；i<10；i++) 自动递增符/自动递减符，++/--，既可作前缀，也可作后 阅读全文

摘要：1.定宽数组 1.1常量数组 一个单引号加大括号来初始化数组，注意这里的单引号不同于编译器指引或宏定义中的单引号。例：初始化一个数组 int ascend [4]='{0,1,2,3}; //对4个元素进行初始化 int descend [5]; descend='{4,3,2,1,0}; //对5 阅读全文

摘要：SV在线仿真平台：https://www.edaplayground.com 注：平台需机构邮箱注册，还支持Perl、python等脚本语言以及UVM验证。 1.数据类型 VerilogHDL中有2种变量类型：wire和reg，这两种变量是4值类型的（即有四种状态）。 SystemVerilog在此 阅读全文